Appel à communications


Workshop  EOS/ESD/EMI


Fiabilité des systèmes électroniques soumis aux agressions électriques :

de l'utilisateur au composant….

13 Mai 2004 à Toulouse au LAAS/CNRS











Contexte :

Dans le contexte actuel de l’omniprésence de l’électronique dans notre société, la fiabilité est devenue une préoccupation majeure, tant par son impact sur les politiques commerciales que sur la compétitivité économique et la sécurité des personnes. Or, les agressions électriques,du type décharges électrostatiques (ESD), surcharges électriques (EOS) et interférences électromagnétiques (EMI), sont à l’origine de plus de50% des défaillances des circuits intégrés. De plus, avec l’avènementdes technologies sans fils et des applications dites « by-wire » en automobile et dans l’aviation, les spécifications de robustesse à ces agressions se sont considérablement durcies.
Pour améliorer la fiabilité d’un composant ou d’un système électronique tout en étant compétitif, se pose la question de l’adéquation des protections nécessaires aux agressions réelles ainsi que de la méthodologie à mettre en œuvre pour les optimiser.L'objectif principal de cette journée est de permettre d’échanger des points de vue transverses sur la fiabilité des composants et des systèmes grâce à la présentation de travaux de recherche ou d’expériences industrielles concernant la fiabilité des systèmes électroniques et de leurs composants soumis à des perturbations électriques (EOS, ESD, EMI).
Pour cette deuxième édition du workshop EOS/ESD/EMI, nous voulons donner une place importante aux aspects systèmes, du circuit intégré au système complet tel qu’une automobile, afin d’identifier les verrous qu’il faudrait lever pour améliorer significativement la fiabilité des systèmes électroniques.



Soumission:


Date limite : 2 avril 2004.
Format :Résumé de deux pages A4 en anglais plus une page de figures
Envoi :par email à isabelle.nolhier@laas.fr au format PDF
Les résumés seront soumis à un comité de lecture qui décidera de leur sélection dans la session orale ou « poster ». Tout résumé accepté sera publié tel quel dans les actes.

Thèmes :


  • Défiabilisation et indicateur de stress :mécanismes de défaillance, techniques d'analyse, étude de cas
  • Aspects normatifs : contraintes et limites, adéquation  au monde réel
  • Test :  nouvelles méthodes de mesures
  • Prédiction de la fiabilité




Inscription :


L’inscription est à faire à l'ADERMIP.

Veuillez renvoyer par fax le formulaire PDF ci-joint.







Présentations de la journée (Accés restreint)

Programme préliminaire de la journée :

Matin :
  • 8h30-8h40 Introduction de la journée M. Bafleur (LAAS/CNRS)
  • 8h40-9h20 Electrostatic Discharges in automotive environment : from the sources characterization to the requirement sheet J. Rivenc Invité (RENAULT)
  • 9h20-10h00 Testing ESD Characteristics from the Chip to the System
    H. Gieser Invité (Institut Zuverlassigkeit und Mikrointegration-Munich)
  • 10h00-10h40 ElectroMagnetic Interferences of integrated circuits and associated electronic units C. Marot Invité (SIEMENS VDO)
  • 10h40-11h00 Pause café
  • 11h00-11h20 Failure mechanism in integrated circuit under RF stress                    O. Maurice (EADS)
  • 11h20-11h40 Conducted Immunity measurements : BCI and DPI method for an Integrated Circuit  C. Lochot (Freescale Semiconductor)
  • 11h40-12h00 Spectral analysis of a Human Body Model signal and EMI / ESD protection cell V. Berland (LORE)
  • 12h00-12h30 Session Mini-Poster
  • 12h30-13h30 Déjeuner sur place
Après-midi :
  • 13h30-13h50 Latent defects and ESD E. Doche  (LCIE)
  • 13h50-14h10 Study of the impact of multiple ESD stresses F. Essely (IXL)
  • 14h10-14h30 Potentialities of low frequency noise measurement as ESD latent defect detection for high reliability applications N. Guitard (LAAS/CNRS)
  • 14h30-14h50 Lateral punch-through TVS for low voltage ESD protection J. Urresti (CNM-Barcelone)
  • 14h50-15h10 CDM modelling - Application to the transient simulation of a ggNMOS triggering C. Goeau (ST-Microelectronics)
  • 15h10-15h30 Study and validation of a power-rail ESD clamp in BiCMOS process with a reduced temperature dependency of its leakage current F.Barbier (Philips)
  • 15h30-15h50 ESD robustness evaluation of a SOI-LDMOS transistor through Average Current Slope (ACS) and Transmission Line Pulse (TLP) P. Galy (Université Leonard de Vinci)
  • 15h50-16h30 Session Mini-Poster - Pause café
  • 16h30-17h30 Discussions





L’accès au LAAS

Contact : isabelle.nolhier@laas.fr

Fax : +33(0)5.61.33.62.08